घर पर RAM बनाना [वीडियो]

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14 पॉइंट द्वारा GN⁺ 9 일 전 | अभी कोई टिप्पणी नहीं है. | WhatsApp पर शेयर करें
  • घरेलू उपकरणों और खुद तैयार की गई प्रक्रिया से DRAM cell बनाकर, transistor और capacitor को जोड़ने वाली RAM की बुनियादी संरचना के काम करने की पुष्टि की गई
  • silicon wafer काटने, oxide layer बनाने, photolithography, dry etching, phosphorus doping, gate oxide growth, contact cut, और aluminum deposition तक semiconductor process को चरणबद्ध तरीके से किया गया
  • तैयार device की measurement में gate voltage के अनुसार current बदलने वाली switching characteristics और अधिकतम 12.3 pF capacitance की पुष्टि हुई
  • अलग-अलग DRAM cell चलाने पर storage capacitor को कुछ सौ nanosecond के भीतर 3V तक charge किया गया, और charge 2ms से थोड़ा अधिक समय तक बना रहा, फिर दोबारा charge करना पड़ा
  • commercial DRAM के 64ms से अधिक retention time तक नहीं पहुंच सका और punch through जैसी scaling limitations भी सामने आईं, लेकिन घर में बने छोटे RAM array expansion के लिए शुरुआती आधार मिल गया

DRAM संरचना और निर्माण लक्ष्य

  • DRAM cell एक ऐसी संरचना है जिसमें row और column से बने array के हर intersection पर transistor और charge store करने वाला capacitor रखा जाता है
    • transistor switch की भूमिका निभाता है
    • capacitor battery की तरह charge store करके 1-bit जानकारी संभालता है
    • transistor को on करने पर capacitor charge होता है, और दोबारा on करके पढ़ते समय charge उलटी दिशा में बहता है, जिससे उसे detect किया जा सकता है
    • read process में capacitor का charge निकल जाता है, इसलिए नियमित refresh जरूरी होता है
  • निर्माण का लक्ष्य बाद में जोड़कर बढ़ाया जा सकने वाला 5x4 array layout आधारित छोटा ढांचा था
    • हर intersection पर transistor और capacitor रखा गया
    • अंतिम लक्ष्य transistor gate length को 1 micron से थोड़ा कम रखना था
  • design diagram में हर रंग अलग layer को दिखाता है, और device को layer-दर-layer जमाने वाली sandwich-style stacking process से बनाया जाता है

शुरुआती प्रक्रिया: silicon की तैयारी और doping

  • शुरुआती material के रूप में silicon wafer का उपयोग किया गया और diamond scribe से उसे छोटे chips में काटा गया
    • silicon के खास crystal plane के अनुसार आसानी से टूटने के गुण का उपयोग किया गया
  • काटने के बाद सतह की अशुद्धियां हटाने के लिए acetone और isopropanol आधारित cleaning की गई
    • इसका उद्देश्य particles हटाना और organic पदार्थों को घोलना था
    • इसके बाद सतह को silicon से glass में बदलने का चरण आने वाला था, इसलिए पूरी तरह परफेक्ट cleaning जरूरी नहीं थी
  • chip को furnace में रखकर 1,100°C पर गर्म किया गया और सतह पर 3,300 angstrom oxide layer बनाई गई
    • यह silicon को oxidize करके glass layer उगाने का तरीका है
    • यह oxide layer बाद में mask और protective layer की भूमिका निभाती है
  • glass layer बनी सतह पर पहले liftoff resist लगाया गया, ताकि वह adhesion layer की तरह काम करे
    • मूल रूप से यह metal liftoff के लिए बना material है, लेकिन adhesion layer के रूप में भी अच्छी तरह काम करता है
    • 170°C पर 5 मिनट bake किया गया
  • उसके ऊपर photoresist spin coat किया गया और 100°C पर 2 मिनट bake किया गया
    • इससे 1 micron से थोड़ा मोटी uniform thin film बनी
  • UV और mask का उपयोग करके पहला pattern level बनाया गया
    • mask opening से गुजरने वाली रोशनी ने photoresist को expose किया
    • developer solution में exposed हिस्से हट गए और pattern बन गया
    • microscope stepper system pattern को छोटा करके project करता है, और custom software focus व exposure को नियंत्रित करता है
    • अधिक uniform development के लिए robotic equipment का उपयोग किया गया
  • patterned photoresist को mask की तरह इस्तेमाल करके dry etching की गई
    • glass layer को चुनिंदा जगहों से हटाकर silicon surface को expose किया गया
  • etching के बाद गर्म DMSO से photoresist हटाया गया
    • नतीजे में 3,300 angstrom oxide layer में window openings बन गईं
  • इन oxide windows का उपयोग transistor के source और drain बनाने के लिए किया गया
    • source और drain switch के input और output terminal की तरह काम करते हैं
    • gate बाद में बीच वाले हिस्से में बनाया गया
  • silicon में phosphorus डाला गया ताकि उन क्षेत्रों की conductivity बढ़े
    • industry में ion implantation भी इस्तेमाल होती है, लेकिन लागत और equipment size के कारण यहां उसका उपयोग नहीं किया गया
  • commercial product के बजाय खुद बनाया गया phosphorus doped spin-on glass इस्तेमाल किया गया
    • test sample में treatment से पहले multimeter से continuity जांचना मुश्किल था
    • treatment के बाद बहुत अधिक conductivity की पुष्टि हुई
    • नतीजा बहुत high-level doping के करीब था
  • वही solution मुख्य chip पर भी coat किया गया और तापमान धीरे-धीरे बढ़ाते हुए bake किया गया
    • इसका उद्देश्य solvent हटाना और cracks व stress से बचना था
  • synthesis process में थोड़ी glass precipitation हुई
    • बताया गया कि इसका ज्यादातर असर केवल दिखने तक सीमित था
    • अगली बार filtration से इसे हटाना बेहतर बताया गया
  • doping depth का अनुमान लगाने के लिए calculator बनाकर doping profile की modeling की गई
    • लक्ष्य और shallow profile हासिल करना था
  • इसके लिए 1,100°C पर 5 मिनट annealing के बाद HF से spin-on glass हटाया गया
    • फिर 1,000°C पर 10 मिनट drive-in annealing की गई

मध्य प्रक्रिया: gate oxide और contact

  • source और drain बनने के बाद transistor के gate region और capacitor region की प्रक्रिया की गई
    • glass layer अभी भी मौजूद होने के कारण फिर से liftoff resist और photoresist क्रम से लगाए गए
  • channel region को मौजूदा source और drain के बीच align करके बनाया गया
    • साथ ही transistor के ऊपर वाले charge storage capacitor region को भी align और expose किया गया
  • development के बाद HF से source और drain के बीच का बीच वाला oxide, और capacitor के पास वाला oxide हटाया गया
    • वहां की oxide layer बहुत मोटी थी, इसलिए उपयुक्त मोटाई वाला gate oxide और capacitor oxide चाहिए था
  • सबसे महत्वपूर्ण channel region की सफाई के लिए piranha clean किया गया
    • यह सतह से organics और ज्यादातर metals को बहुत आक्रामक तरीके से हटाने वाली cleaning है
  • फिर से furnace में रखकर gate और capacitor oxide उगाया गया
    • अधिक capacitance और बेहतर gate control के लिए पतला oxide लक्ष्य था
    • 950°C पर 38 मिनट की प्रक्रिया से 200 angstrom, यानी 20 nanometer oxide बनाया गया
    • device के बाहर वाले हिस्सों में मोटा oxide बनाए रखा गया
  • इसके बाद electrical connection के लिए oxide में चुनिंदा openings बनाने वाली contact cut प्रक्रिया की गई
    • LOR और photoresist को coat और bake किया गया
    • contact cut mask को align और expose करने के बाद छोटे openings बनाए गए
    • HF ने इन openings से silicon surface की glass layer हटाकर electrical connection path बनाया

अंतिम प्रक्रिया: metal deposition और device completion

  • अंतिम level पर transistor gate, electrical contacts, और capacitor electrode बनाने के लिए metal deposition किया गया
    • फिर से LOR और photoresist coat और bake करने के बाद final mask align और expose किया गया
  • जहां पहले की प्रक्रियाएं material हटाने पर केंद्रित थीं, इस चरण में photoresist openings को stencil की तरह इस्तेमाल किया गया
    • यह paint stencil जैसी ही अवधारणा है, जिसमें material केवल जरूरी जगहों पर बनता है
  • metal के रूप में aluminum इस्तेमाल किया गया
    • sputter system में argon metal target पर प्रहार करता है और metal atoms sample surface पर deposit होते हैं
    • sample के किनारे tape लगे कुछ हिस्सों को छोड़कर coating समान रूप से हुई
  • इसके बाद गर्म DMSO से photoresist हटाकर liftoff किया गया
    • metal मुड़कर अलग हुआ और केवल वांछित pattern बचा
  • microscope observation में transistor, capacitor और interconnects सहित पूरी DRAM array structure की पुष्टि हुई
    • cross-sectional structure भी शुरुआती concept diagram से मेल खाती थी
    • transistor current flow को नियंत्रित करता है और storage capacitor को charge करके data bit को संभाल सकता है

माप के नतीजे और सीमाएं

  • इनडोर test equipment और semiconductor parameter analyzer का उपयोग करके electrical characteristics का मूल्यांकन किया गया
    • nanoscale device होने के कारण सामान्य wires की जगह fine probe tips वाले micro-manipulator इस्तेमाल किए गए
  • transistor measurement में gate voltage के अनुसार अलग-अलग current curves देखी गईं
    • gate voltage के आधार पर लगभग zero current या ज्यादा current flow वाली switching characteristics मिलीं
    • RAM उपयोग के लिए बुनियादी on-off behavior ही पर्याप्त है
  • लेकिन सामान्य transistor की तरह current saturation नहीं दिखा, और high voltage पर current लगातार बढ़ता रहा
    • यह short channel effect का एक प्रकार, यानी punch through, था
    • source और drain के बीच की दूरी 1 micron से कम होने के कारण voltage बढ़ने पर दोनों क्षेत्र लगभग जुड़ जाते हैं
    • इससे current बढ़ता है और gate control घटता है
    • low voltage पर यह काम कर सकता है, लेकिन इससे miniaturization की कठिनाई भी सामने आई
  • capacitor को CV plotter से मापा गया
    • voltage बदलते हुए capacitance मापी गई
    • अधिकतम capacitance 12.3 pF दर्ज की गई
    • यह design के theoretical ideal value, लगभग 10 से कुछ अधिक pF, के काफी करीब थी
  • जब इसे एकल DRAM cell की तरह साथ में चलाया गया, तो transistor ने storage capacitor को कुछ सौ nanosecond में 3V तक charge किया
    • उसके बाद voltage समय के साथ धीरे-धीरे घटा
    • charge केवल 2ms से थोड़ा अधिक समय तक ही बना रहा
    • इसके बाद फिर से recharge करना पड़ा
  • commercial DRAM में 64ms से अधिक retention संभव होता है
    • इस design में कहीं अधिक frequent refresh की जरूरत है
  • बताया गया कि घर में RAM बनाना स्वयं में पहली बार किया गया है
    • अभी यह कुछ cells के स्तर पर working proof तक पहुंचा है
    • यह अभी उस स्तर पर नहीं है जहां PC पर Doom चलाया जा सके
  • अगला चरण cells को जोड़कर बड़ा array बनाना है
    • उसके बाद PC से जोड़ने की योजना है

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