Intel, Samsung, TSMC ने 3D स्टैक्ड ट्रांजिस्टर का प्रदर्शन किया

 (spectrum.ieee.org)
1 पॉइंट द्वारा GN⁺ 2023-12-18 | 1 टिप्पणियां | WhatsApp पर शेयर करें
  • Intel, Samsung और TSMC ने IEEE International Electron Devices Meeting में CFET की प्रगति साझा की, जिससे CMOS logic के लिए दो ट्रांजिस्टर को एक ही structure में stack करने वाला next-generation roadmap और स्पष्ट हुआ
  • CFET, FinFET के बाद आने वाले nanosheet (gate-all-around) structure को और ऊंचा stack करके nFET और pFET को ऊपर-नीचे integrate करने की विधि है; इसके commercial rollout में 7–10 साल लगने की उम्मीद है
  • Intel ने एक single fin पर CMOS inverter implement किया और backside power delivery के जरिए नीचे वाले transistor को silicon के नीचे से contact करके wiring congestion घटाया; उसने 60nm contacted poly pitch हासिल किया
  • Samsung ने individual devices के आधार पर 48nm और 45nm CPP दिखाया, और wet etching को dry etching से बदलकर stacked pFET और nFET के source और drain insulation को बेहतर किया, जिससे good-device yield 80% बढ़ी
  • TSMC भी industrially meaningful 48nm pitch तक पहुंची, और high germanium ratio वाली SiGe layer से upper और lower devices के बीच insulating layer को process के पहले stage में बनाना संभव किया

CFET जिस अगले transistor structure को लक्ष्य बना रहा है

  • तीनों advanced chip manufacturers ने CFET का प्रदर्शन किया, जिससे transistor density को लगभग दोगुना करने वाले future processor design का आकार बनने लगा
  • CFET का full form complementary field-effect transistor है; इसमें CMOS logic के लिए जरूरी दो प्रकार के transistors को एक ही structure के भीतर stack किया जाता है
  • Chip industry 2011 से इस्तेमाल हो रहे FinFET से nanosheet, या gate-all-around transistors की ओर shift हो रही है
    • FinFET में gate, vertical silicon fin से गुजरने वाले current को control करता है
    • Nanosheet devices में fin को कई ribbons में काटा जाता है, और gate हर ribbon को surround करता है
    • CFET में ऊंचा ribbon stack बनाया जाता है, फिर उसका आधा हिस्सा एक device में और बाकी आधा दूसरे device में इस्तेमाल होता है
  • Intel engineers ने December 2022 में IEEE Spectrum में जिस तरीके को समझाया था, उसी तरह CFET nFET और pFET को एक integrated process में ऊपर-नीचे बनाता है
  • Experts का मानना है कि CFET का commercial launch 7–10 साल बाद होगा, लेकिन तैयार होने तक अभी काफी काम बाकी है

Intel: inverter और wiring congestion में कमी

  • Intel तीनों कंपनियों में CFET दिखाने वाली सबसे पहली थी, और उसने 2020 IEDM में इसका early version पेश किया था
  • इस बार focus CFET से बनने वाले सबसे simple circuit, यानी inverter, के आसपास की improvements पर था
    • CMOS inverter stack में मौजूद दोनों devices के gates को वही input voltage भेजता है, और input का logical inverted value output करता है
    • Intel के Marko Radosavljevic ने कहा कि inverter single fin पर बनाया गया था, और maximum scaling पर यह सामान्य CMOS inverter के size का 50% होगा
  • दो-transistor stack को वास्तविक inverter circuit बनाने के लिए wiring (interconnect) की जरूरत होती है, और यह wiring area advantage को कम कर सकती है
  • Intel ने lower transistor को ऊपर से नहीं, बल्कि silicon के नीचे से contact करके circuit को simplify किया
    • इस method में Intel की उस backside power delivery technology का उपयोग हुआ, जिसे कंपनी उसी साल के अंत में deploy करना चाहती है
    • यह technology silicon surface के ऊपर और नीचे, दोनों जगह wiring रखने की सुविधा देती है
  • Resulting inverter का contacted poly pitch, यानी CPP, 60nm था
    • CPP density का एक metric है, जो एक transistor gate से अगले gate तक की minimum distance के बराबर होता है
    • मौजूदा 5nm node chips का CPP लगभग 50nm है
  • Electrical characteristics सुधारने के लिए structure भी adjust किया गया
    • प्रति device nanosheets की संख्या 2 से 3 की गई
    • दोनों devices के बीच gap 50nm से 30nm किया गया
    • Devices के कुछ हिस्सों को connect करने वाली improved geometry का इस्तेमाल किया गया

Samsung: छोटा CPP और insulation process

  • Samsung ने Intel के 60nm से छोटे 48nm और 45nm CPP results दिखाए, लेकिन ये complete inverter नहीं बल्कि individual devices के आधार पर थे
  • छोटे Samsung prototype CFET में कुछ performance degradation था, लेकिन बहुत ज्यादा नहीं था; researchers ने माना कि इसे manufacturing process optimization से हल किया जा सकता है
  • Samsung की key challenge stacked pFET और nFET devices के source-drain electrical insulation की थी
    • अगर insulation पर्याप्त न हो, तो Samsung जिसे 3D stacked FET, यानी 3DSFET कहता है, उसमें leakage current पैदा होता है
  • Samsung ने wet chemical etching step को नए तरह की dry etching से बदल दिया, और इस बदलाव से good devices की yield 80% बढ़ी
  • Intel की तरह Samsung ने भी space बचाने के लिए device के lower part को silicon के नीचे से contact किया
  • हालांकि Samsung ने pair में मौजूद प्रत्येक device में केवल 1 nanosheet इस्तेमाल की
    • Intel ने हर device में 3 nanosheets इस्तेमाल किए
    • Samsung researchers का मानना है कि nanosheets की संख्या बढ़ाने से CFET performance बेहतर होगी

TSMC: 48nm pitch और insulating layer बनाने की विधि

  • TSMC भी Samsung की तरह industrially meaningful 48nm pitch तक पहुंची
  • TSMC device की खासियत upper और lower devices के बीच insulation करने वाली dielectric layer बनाने का तरीका है
  • आम तौर पर nanosheets silicon और silicon-germanium की alternating stacked layers से बनते हैं
    • Process के सही stage पर silicon-germanium-specific etching उस material को हटाती है
    • इस process में silicon nanowires release होते हैं
  • TSMC ने दोनों devices को एक-दूसरे से insulate करने वाली layer में असामान्य रूप से high germanium ratio वाला SiGe इस्तेमाल किया
    • यह layer अन्य SiGe layers की तुलना में तेजी से etch हो सकती है
    • नतीजतन, insulating layer silicon nanowires को release करने से कुछ steps पहले बनाई जा सकती है

अभी बाकी चुनौतियां

  • CFET, CMOS logic के लिए दो devices को ऊपर-नीचे integrate करके area advantage पाने का लक्ष्य रखता है, लेकिन वास्तविक circuits में wiring congestion यह फायदा घटा सकता है
  • Intel, Samsung और TSMC के approaches stacked devices के contact, insulation, nanosheet count और pitch reduction जैसे manufacturing detail issues को address करते हैं
  • तीनों कंपनियों ने demonstration-stage achievements दिखाए हैं, लेकिन CFET अभी commercial product नहीं है; यह roadmap पर अगला evolution stage ज्यादा है
  • Commercialization का expected timeline 7–10 साल बाद होने के कारण, CFET मौजूदा process transition का immediate replacement नहीं बल्कि long-term CMOS scaling candidate माना जा रहा है

संबंधित पढ़ाई

1 टिप्पणियां

 
GN⁺ 2023-12-18
Hacker News की राय

  • इस इंडस्ट्री को लंबे समय से जिज्ञासु दर्शक के तौर पर देखते रहना मज़ेदार है
    कभी-कभी जब भी Moore’s law किसी दीवार से टकराती दिखती है, कोई विशेषज्ञ कहता है कि अब अंत करीब है, कोई कहता है कि transistor प्रति कीमत पहले ही बढ़ चुकी है इसलिए यह मर चुकी है, और कोई कहता है कि यह भौतिक सीमा है इसलिए X nm के बाद Y तक पहुँचना संभव नहीं होगा
    दूसरी ओर, यह तर्क भी है कि Intel ने पिछले 10 सालों में लगभग एकाधिकार की सुविधा में ढील दी और TSMC की extreme ultraviolet lithography क्षमता से चौंक गया, जबकि Jim Keller जैसे वास्तविक manufacturing समझने वाले लोग कहते हैं कि हम अभी भी मूलभूत सीमाओं से बहुत दूर हैं और आगे भी कम-से-कम 1000 गुना सुधार की उम्मीद की जा सकती है
    दशकों तक लगातार जबरदस्त वृद्धि देने के बावजूद भविष्य को लेकर इतना रोलरकोस्टर जैसा रहने वाला क्षेत्र कम ही दिखता है

    • सीमाएँ वास्तव में मौजूद हैं। Dennard scaling 2000 के दशक के मध्य से ही खत्म हो चुकी है, और प्रति इकाई क्षेत्र power उपयोग बढ़ रहा है, जबकि leading-edge process में प्रति logic operation ऊर्जा घट रही है
      इसलिए अधिक से अधिक silicon “dark” अवस्था में power-gated रहना पड़ता है और सिर्फ कभी-कभार होने वाले acceleration कार्यों के लिए इस्तेमाल होना चाहिए। साथ ही, हालिया process में register file और cache में इस्तेमाल होने वाले SRAM cell size में लगभग कोई सुधार नहीं हुआ है
      आगे चलकर प्रति core cache अपेक्षाकृत छोटी हो सकती है, और इसकी कुछ भरपाई के लिए on-die या अलग chiplet पर eDRAM को धीमे L4 स्तर के रूप में जोड़ा जा सकता है
    • यह सिर्फ mainstream reporting का तरीका है। असली papers और context पढ़ें तो 1990 के शुरुआती वर्षों से मुख्य मुद्दा हमेशा economics रहा है
      बात यह थी कि “हर 2 साल में नया process बनाए रखना इतना महँगा है कि X node करना संभव नहीं होगा।” iPhone के बाद smartphone युग में, tablet समेत हर साल लगभग 2 अरब pocket computer अतिरिक्त ship हुए, जो पारंपरिक PC मॉडल के सबसे आशावादी 40 करोड़/वर्ष अनुमान से 5 गुना बड़ा था
      server, network, GPU और AI बाज़ारों को अलग रखकर भी transistor count और revenue/profit के आधार पर कुल total addressable market पुराने अनुमान से कम-से-कम 10 गुना बड़ा हो गया, और उसी की वजह से 22nm से 3nm, फिर 2nm और 1.4nm तक पहुँचना संभव हुआ। 2030 तक 1nm भी संभव लगती है
      इसके उलट, अगली process—जैसे 2nm या 1.4nm—की cost projection हमेशा वास्तविकता से ज़्यादा रही है। बड़े project management में Intel 10nm जैसी स्थिति के लिए ज़्यादा अनुमान लगाना बेहतर होता है, लेकिन TSMC ने हर बार बहुत अच्छी execution दिखाई है
      इसलिए दोनों तरफ़ अनुमान में असंगति पैदा होती है, और “प्रगति खत्म हो गई है” जैसे स्पष्ट संकेत बार-बार गलत साबित होते हैं
      “1000 गुना सुधार” वाला आँकड़ा घूमता रहता है, लेकिन Jim Keller उस समय Intel 14nm, यानी लगभग TSMC N10 के बराबर process, की तुलना एक काल्पनिक भौतिक सीमा से कर रहे थे। 3nm पर हम पहले ही कम-से-कम 4 गुना आगे निकल चुके हैं, और मापने के तरीके पर निर्भर करते हुए 2030 तक यह 100 गुना से कम रह सकता है
      AI की लहर शायद 2035 तक इसे आगे धकेल दे, लेकिन iPhone जैसी कोई नई product category अभी नहीं है। hyperscaler server भी पहले से इतने बड़े हैं कि उनकी growth rate धीमी पड़ रही है
      आखिरकार leading-edge process development cost को काफ़ी कम करना होगा, और व्यक्तिगत रूप से मेरी उम्मीद AI/software पक्ष पर है; साथ ही total addressable market को बढ़ाते रहने वाले products भी चाहिए। autonomous car शायद 2030 के दशक में आखिरकार वास्तविकता बन जाए, लेकिन इस पर काफ़ी संदेह है
    • क्या Intel, TSMC और Samsung—तीनों—असल EUV equipment बनाने/विकसित करने वाली ASML के ग्राहक और निवेशक नहीं हैं?
      कुछ हद तक exclusive contract हो सकते हैं, लेकिन shareholding structure को देखें तो लंबी अवधि में उसका बहुत बड़ा असर नहीं दिखता। अगर नई process पर पैसा लगाने की इच्छा हो, तो वह तकनीक भी हासिल कर ली जाएगी
    • Jim Keller के मशहूर कथन के मुताबिक Moore’s law अभी भी ठीक चल रही है। और ऊपर से, Moore’s law के अंत की भविष्यवाणी करने वालों की संख्या हर 18 महीने में दोगुनी हो जाती है, तो वह खुद भी Moore’s law का पालन कर रही है
    • इसे देखना और ट्रैक करना मज़ेदार है, लेकिन यह भी याद रखना चाहिए कि यह अविश्वसनीय रूप से बहुत सारे लोगों और बजट से जुड़ा एक विशाल प्रयास है
      software को “hobby” की तरह भी काफ़ी किया जा सकता है, लेकिन यह क्षेत्र बिल्कुल वैसा नहीं है

  • दिलचस्प समय है। यहाँ मुझे जो रोचक बिंदु लगता है, वह यह है कि इसमें 48~50nm device pitch है
    यानी XY plane में transistor छोटे हों, तब भी pitch width “5nm” या “3nm” से काफ़ी बड़ी होती है। chip production समझने वाले लोग यह जानते हैं, लेकिन जो लोग गहराई से नहीं जानते वे आसानी से यह गलतफ़हमी पाल सकते हैं कि transistor को एक-दूसरे से 5nm की दूरी पर रखा जा सकता है
    density के नज़रिए से देखें तो उसी area में कुल transistor संख्या लगभग 30~40% बढ़ने जितना असर होगा
    Intel inverter design को देखें तो, अगर depth को दोगुना करने की इच्छा हो, तो काफ़ी dense DRAM cell बनाना संभव लगता है। ECC DDR memory के 8GB वाले chiplet processor और उन्नत FPGA architecture दोनों के लिए उपयोगी हो सकते हैं

    • dense DRAM? क्या आपने DRAM देखा है? उसका aspect ratio पहले से ही बहुत बड़ा है, और जहाँ तक मुझे पता है, pass transistor को stack नहीं किया जाता
      advanced systems में stacked DRAM chiplet पहले से मौजूद हैं, लेकिन अभी तक GPU के बाहर वे लगभग दिखे नहीं हैं, और MI300A उस मामले में लगभग एक अपवाद है

  • सेमीकंडक्टर के बारे में एक सामान्य सवाल है: आखिर उत्पादन लागत, यानी प्रति डॉलर compute की तुलना में transistor density पर इतना ज़ोर क्यों दिया जाता है?
    CPU इतने बड़े नहीं होते। मेरे कंप्यूटर का CPU भी आयतन के हिसाब से शायद कुछ बड़े चम्मच जितना ही होगा। तो अगर compute ज़्यादा फैला हुआ हो, तो क्या वह संचार गति जैसी वजहों से कम उपयोगी हो जाता है?

    • प्रकाश 1 nanosecond में लगभग 1 foot चलता है। इसलिए अगर कोई processor 1 foot चौड़ा हो, तो उम्मीद की जा सकती है कि वह अधिकतम लगभग 1GHz पर चलेगा
    • कुछ साल पुराने multi-CPU systems को आधुनिक hardware की तुलना में बहुत सस्ते में खरीदा जा सकता है। यह व्यावहारिक रूप से प्रस्तावित तरीके के काफ़ी करीब है
      लेकिन अगर उनका नियमित उपयोग किया जाए, तो बिजली का बिल अंततः उस बचत को खा जाता है, बनिस्बत इसके कि आधुनिक single CPU से वही compute performance ली जाए
    • फैक्टरी transistor बनाती है, और अगर process को एक पीढ़ी आगे बढ़ाया जाए तो दोगुने transistor बनाए जा सकते हैं। बहुत अच्छा करने पर भी लागत में कमी शायद 10% के आसपास ही हो
      इसलिए सेमीकंडक्टर में value को अधिकतम करने का सबसे अच्छा तरीका miniaturization को संभव बनाना है
      बस यह बात आम मीडिया या engineering media में ज़्यादा सुनने को नहीं मिलती। ज़्यादातर manufacturers और designers power, performance, area, cost यानी PPAC curve देखकर optimal design point ढूँढते हैं
      फैलाकर बनाने की समस्या में production unit wafer नहीं बल्कि लगभग 25×35mm का lithography field होता है। व्यावहारिक रूप से इससे बहुत ज़्यादा चौड़ा फैलाना मुश्किल है, और field stitching से कुछ हद तक किया जा सकता है, लेकिन यह बहुत महँगा पड़ता है
    • ज़्यादा dense बनाने पर CPU को छोटे-छोटे हिस्सों में बाँटा जा सकता है, और उससे लागत कम होती है
      कम dense बनाने पर clock ज़्यादा बढ़ाई जा सकती है, लेकिन mm² प्रति core की संख्या घट जाती है
      AMD दोनों रास्ते अपना रहा है, और hybrid CPU में घनी तरह से रखे गए कम-गति वाले Zen 4C cores के साथ उच्चतम frequency तक boost होने वाले तेज़ Zen 4 cores शामिल करने वाला है
    • पहले दिए गए जवाबों के अलावा, manufacturing process के defects बड़े chip में पूरे chip को बेकार बना देने की संभावना बढ़ा देते हैं
      यह छोटे chip पर भी लागू होता है, और कई designs खराब component को संभाल भी लेते हैं, लेकिन chip प्रति defects कम रखना ही बेहतर है

  • शायद मैं कुछ छोड़ रहा हूँ, लेकिन क्या heat इससे भी बड़ी समस्या नहीं है?
    अभी भी काफ़ी पतली chip surface से heat निकालने के लिए काफ़ी ताकतवर cooling solutions इस्तेमाल किए जा रहे हैं। अगर chip और ज़्यादा cube जैसी हो जाए, तो अंदरूनी हिस्से को कैसे ठंडा किया जाएगा?

    • सोचता हूँ कि अगर यह दिशा जारी रही, तो cooling में काफ़ी आक्रामक बदलाव देखने को मिल सकते हैं
      CPU die को एक तरफ़ से ठंडा किए जाने के हिसाब से optimize किया गया है। कभी न कभी शायद socket, motherboard और heat spreader इस तरह बदलें कि CPU की दोनों तरफ़ से cooling हो सके
      हालाँकि शायद ऐसा नहीं होगा। pin array और heat spreader को साथ में integrate करने का कोई आधा-व्यावहारिक समाधान मेरी समझ में नहीं आता

  • storage में 2D MLC और TLC NAND से 3D TLC stacking, और फिर उससे भी बदतर high-bit storage की तरफ़ जाने पर interference पैदा हुआ, जो वास्तव में memory lifetime को कम करता है
    किसी cell को पढ़ते समय voltage पड़ोसी cell की स्थिति बदल देता है, और उस स्थिति को बनाए रखने के लिए उसे जबरन फिर से लिखना पड़ता है, इसलिए सिर्फ data पढ़ने से भी disk की उम्र कम होती है। आखिरकार यह घटिया सामान बेचने जैसा है
    मेरी सीमित समझ के अनुसार, vertical stack से गुजरने वाले tracks को और दूर रखने के लिए ज़्यादा surface area इस्तेमाल करने से इसका हल निकल सकता है। surface area 2D design जैसा ही रहेगा, लेकिन complexity बढ़ जाएगी
    हालाँकि मैंने ऐसे papers[1] भी पढ़े हैं जो सिर्फ latency जोड़कर इस समस्या को कम करने की बात करते हैं, हल की नहीं
    इसलिए processor stacking की खबर देखकर सोच रहा हूँ कि ऐसी तकनीक से बने processors में अंततः end user को किस तरह की असुविधाएँ झेलनी पड़ सकती हैं। जैसे compute reliability या vulnerabilities
    vulnerabilities का ज़िक्र पूरी तरह मेरी कल्पना और अटकल है; मैं transistor-level prefetch जैसी समस्या की कल्पना कर रहा हूँ। अगर भविष्य में वाकई ऐसा कुछ सामने आया, तो शायद manufacturer random तरीके से latency बढ़ाने जैसे patch या अन्य उपाय जोड़ें, और यह कहते हुए कि “design के समय हमें नहीं पता था कि यह संभव है”, compute performance को 10 साल पीछे धकेल दें
    बेशक compute reliability भी एक मुद्दा है। क्या इन समस्याओं से बचने के लिए प्रबंधन किया जा रहा है? अगर नहीं, तो भविष्य की अदालतों के लिए मैं यह टिप्पणी छोड़ रहा हूँ
    [1] [2021] doi.org/10.1145/3445814.3446733 (use sci-hub)
    [2] [2018] doi.org/10.1145/3224432 https://people.inf.ethz.ch/omutlu/pub/3D-NAND-flash-lifetime...

    • ज़्यादा dense logic में वैसी समस्याएँ नहीं होतीं जैसी dense non-volatile storage में होती हैं। क्योंकि logic को persistence की ज़रूरत नहीं होती
      Micron या Samsung जैसी कंपनियाँ जब किसी खास storage technology के लिए Xnm process जारी करती हैं और उसे scale करती हैं, तो वे इन्हीं चीज़ों को ठीक करने और bypass करने में माहिर होती हैं, और इसी वजह से वे competitors से बेहतर होती हैं
      Intel, TSMC, GloFo आदि चाहें तो ASML से नवीनतम पीढ़ी की EUV machines सब खरीद सकते हैं। फिर भी logic process में TSMC हमेशा एक node आगे रहता है, और storage में Micron और Samsung जीतते हैं
      वजह यह है कि वे अपने-अपने designs को sub-nm स्तर के और करीब ले जाते समय पैदा होने वाली समस्याओं और पेचीदगियों को बहुत अच्छे से सुधारते हैं। दूसरी कंपनियाँ ऐसा आसानी से नहीं कर पातीं
      अगर cutting-edge silicon manufacturing सिर्फ नवीनतम ASML equipment होने भर का मामला होता, तो ASML उन machines को अपने पास रखकर vertical integration के ज़रिए खुद cutting-edge chips बनाता और side business के तौर पर बेचता
    • इसे “घटिया सामान” कहना मुश्किल है, क्योंकि नवीनतम 4TB 3D TLC NAND को 3 साल तक हर दिन पूरा दोबारा लिखा जा सकता है, यानी 3000TBW। यह भला कैसे कचरा हुआ? ऐसी ज़रूरत किसे है?
      आप शायद “मैं इसे खरबों बार rewrite करना चाहता हूँ” जैसी किसी मनमानी quality की बात कर रहे हैं, जिसका 99.9% use cases में कोई मतलब नहीं है
      अगर कीमत एक जैसी हो, तो 10 लाख बार rewrite होने वाली 256GB drive की तुलना में, 1000 बार rewrite होने वाली 4TB drive कहीं बेहतर है

  • Terminator fandom wiki के अनुसार, CPU को मुख्य रूप से उन्नत 3D programming packages वाले computers पर model और design किया गया था, और simulation tests real time या accelerated speed पर चलाए जा सकते थे
    prototype CPU structure की cubic lattice, 3D से अधिक dimensions वाले cube यानी hypercube की ओर संकेत करती है
    computer design में hypercube का उपयोग processors के बीच प्रभावी संचार दूरी और latency को न्यूनतम रखने वाली physical connection method के रूप में होता है, जब चलने वाले software के लिए आवश्यक logical connection structure पहले से ज्ञात न हो
    यह Neural Net की सीखने, अनुकूलन करने, और नए logical connection structures बनाने की क्षमता को सहारा देता है

  • इस तकनीक से वास्तविक रूप से किस तरह के नतीजों की उम्मीद की जा सकती है? किसी को पता है?

    • समान मात्रा की computation को कम power में करने वाले ज़्यादा तेज़ chips आएंगे। हमेशा की तरह
      CFET एक बहुत ही व्यावहारिक तकनीक है जो सभी leading-edge fab roadmaps पर है। मौजूदा पीढ़ी के FinFET या 1~2 साल बाद आने वाले GAAFET की तरह, यह मूल रूप से पिछली पीढ़ी की chip technology जैसा ही काम करती है, बस उसे बेहतर तरीके से करती है
    • शायद नए cooling solutions वगैरह की ज़रूरत पड़ेगी
    • और मोटे फोन

  • अगर यह अब भी GAA channel है, तो क्या channel length नवीनतम 3nm node जैसी ही है?

  • Intel, Samsung, TSMC नहीं, लेकिन www.thruchip.com नाम का एक छोटा startup भी 10 साल पहले 3D stacking कर चुका था
    https://web.stanford.edu/class/ee380/Abstracts/141022-slides...
    https://www.theregister.com/2014/02/21/thruchip_communicatio...

    • अगर वह slide सही है, तो inductively coupled stacked chips की बात काफ़ी दमदार लगती है
      सोच रहा हूँ कि क्या उसी तरीके से पड़ोसी chips को भी couple किया जा सकता है। क्योंकि stacking से ज़्यादा 2.5D को अहम माना जा सकता है

  • ऐसे chips में heat का क्या होता है? ये पिघलते क्यों नहीं?

    • heat density तो heat density ही है। यह तकनीक दो logic dies को stack करने जैसी नहीं है, इसलिए उस तरह की thermal समस्याएँ यहाँ अलग हैं
      backside power delivery power के हिसाब से काफ़ी महत्वपूर्ण सुधार है, और power delivery तथा cooling दोनों पर असर डालती है