Intel, Samsung, TSMC ने 3D stacked transistor का डेमो दिखाया

Intel, Samsung, TSMC ने 3D stacked transistor का डेमो दिखाया

• इस सप्ताह IEEE International Electron Devices Meeting में TSMC ने CMOS chip के लिए आवश्यक logic को stack करने वाला CFET(Complementary FET) पेश किया.
• CFET, Moore's Law roadmap का अगला चरण है, और Intel, Samsung, TSMC तीनों ने दिखाया कि वे इस तकनीक का निर्माण कर सकते हैं.

GN⁺ की राय

• यह लेख दिखाता है कि semiconductor industry के अग्रणी खिलाड़ी Moore's Law के अनुसार लगातार तकनीकी प्रगति कर रहे हैं.
• 3D stacked transistor तकनीक CFET में chip की performance और efficiency बेहतर करने की क्षमता है, इसलिए तकनीकी प्रगति में रुचि रखने वालों के लिए यह दिलचस्प खबर है.
• उम्मीद है कि ऐसी तकनीकी प्रगति smartphone, computer, data center जैसे विभिन्न electronic devices की performance बेहतर करने में योगदान देगी, और इसका रोज़मर्रा की ज़िंदगी पर सीधा असर पड़ सकता है.

[GN⁺]

Hacker News राय

• इस उद्योग में कई वर्षों तक एक जिज्ञासु पर्यवेक्षक बने रहना मज़ेदार है। कभी-कभी Moore's law किसी बाधा से टकराती दिखती है, और कुछ विशेषज्ञ इसे इस बात का स्पष्ट संकेत मानते हैं कि यह अपनी सीमा तक पहुँच गई है, जबकि कुछ दूसरे कहते हैं कि Moore's law तो पहले ही मर चुकी है क्योंकि प्रति transistor कीमत बढ़ चुकी है। कुछ और लोग इसे भौतिक सीमाओं का मामला मानते हैं, कि एक निश्चित nanometer से नीचे जाना असंभव है। यह तर्क भी दिया जाता है कि Intel ने पिछले 10 वर्षों में लगभग एकाधिकार जैसी स्थिति का आनंद लिया और आलसी हो गया, और TSMC की ultraviolet तकनीक से चौंक गया। दूसरी ओर, Jim Keller जैसे लोग, जो वास्तव में जानते हैं कि 'सॉसेज कैसे बनती है', उत्साह से कहते हैं कि हम किसी बड़े मौलिक सीमा के करीब भी नहीं हैं, और आने वाले वर्षों में कम से कम 1000x सुधार की उम्मीद कर सकते हैं। खैर, इन भविष्यवाणियों के roller coaster की तरह ऊपर-नीचे होने के दौरान दशकों तक लगातार बढ़ते रहने वाले क्षेत्र को देखना सचमुच दिलचस्प है.
• यहाँ दिलचस्प बातों में से एक यह है कि इनके पास 48 - 50nm का "device pitch" है, जिसका मतलब है कि XY plane में transistor छोटे हैं, लेकिन उनका pitch width "5nm" या "3nm" से कहीं बड़ा है। जो लोग chip production से परिचित हैं वे यह जानते हैं, लेकिन जिनकी chip production की गहरी समझ नहीं है वे अक्सर गलतफहमी पाल लेते हैं कि transistor को 5nm की दूरी पर रखा जा सकता है। density के लिहाज़ से, उसी space में कुल transistor की संख्या लगभग 30 - 40% तक बढ़ सकती है। Intel inverter design को देखें तो, अगर गहराई को दोगुना करने की इच्छा हो, तो बहुत compact DRAM cell बनाया जा सकता है। 8GB ECC DDR memory वाला chiplet उनके processor और advanced FPGA architecture के लिए उपयोगी होगा.
• semiconductor के बारे में एक सामान्य सवाल: transistor density की तुलना में production cost (compute/dollar) पर ज़्यादा ज़ोर क्यों नहीं दिया जाता? CPU खास तौर पर बड़े नहीं होते। मेरे कंप्यूटर का CPU आयतन में शायद कुछ चम्मच जितना होगा। तो क्या अगर compute फैला हुआ हो (जैसे communication speed की वजह से), तो वह कम उपयोगी हो जाता है?
• हो सकता है कि मैं यहाँ कुछ मिस कर रहा हूँ, लेकिन क्या heat की समस्या और बड़ी नहीं हो जाएगी? अभी हम अपेक्षाकृत पतली chip की सतह से heat हटाने के लिए काफ़ी शक्तिशाली cooling solutions रखते हैं। अगर chip ज़्यादा 3D हो जाए, तो अंदरूनी हिस्से को कैसे ठंडा करेंगे?
• storage में 2D MLC और TLC NAND से 3D TLC stacking (और उससे भी भयानक higher bit) की ओर जाते समय, ऐसे व्यवधान आए जो वास्तव में memory lifecycle को छोटा कर देते हैं। जब cell को पढ़ा जाता है, तो voltage पड़ोसी cell की स्थिति बदल देता है, और उस स्थिति को बनाए रखने के लिए उसे ज़बरदस्ती फिर से लिखना पड़ता है, यानी data पढ़ने से ही disk की lifecycle कम हो जाती है। हमें घटिया products बेचे जा रहे हैं। समस्या के बारे में मेरी थोड़ी-बहुत समझ यह है कि vertical stack से गुज़रने वाले tracks को अलग करने के लिए ज़्यादा surface area लेकर इसे हल किया जाएगा। इससे 2D design जैसा ही surface area होगा लेकिन complexity ज़्यादा होगी। हालाँकि मैंने एक paper[1] पढ़ा था जो delay जोड़कर इस समस्या को कम करने की कोशिश करता है (हल नहीं करता)। इसलिए अब processor के बारे में यह ख़बर पढ़कर मैं सोच रहा हूँ कि इन तकनीकों से बने processor के कारण end user को किस तरह की असुविधाएँ झेलनी पड़ सकती हैं — जैसे computing reliability, vulnerabilities वगैरह। मैं transistor level पर prefetch issues की कल्पना करते हुए vulnerabilities (सिर्फ़ मेरी कल्पना और अनुमान) के बारे में सोच रहा था; अगर भविष्य में ऐसा सचमुच होता है, तो मैं देख सकता हूँ कि manufacturers मनमाने ढंग से latency बढ़ाने या कुछ और जोड़ने वाले patches जारी करें, जो computing performance को 10 साल पीछे धकेल दें। और फिर, ज़ाहिर है, computing reliability। क्या इन सब से बचने के लिए कोई कदम उठाए जा रहे हैं? अगर नहीं, तो मैं भविष्य की अदालत के लिए यहाँ अपनी टिप्पणी छोड़ रहा हूँ.
• जब हम chip को क्षैतिज रूप से और बड़ा नहीं बना सकते, तो हम transistor को ऊर्ध्वाधर रूप से stack कर देते हैं। मानो हमने फिर से skyscraper खोज लिया हो.
• thruchip.com नाम का एक छोटा startup 10 साल पहले 3D stacking कर चुका था.
• इस तकनीक से हम वास्तविक दुनिया में किस तरह के नतीजों की उम्मीद कर सकते हैं? क्या किसी को पता है?
• चूँकि यह अभी भी GAA channel है, तो क्या channel length नवीनतम 3nm node जैसी ही है?
• क्या इससे GHz बढ़ेगा, या सिर्फ core count ही बढ़ेगी?