386 प्रोसेसर के सिरेमिक पैकेज के अंदर CT स्कैनर से मिले चौंकाने वाले तथ्य

 (righto.com)
2 पॉइंट द्वारा GN⁺ 2025-08-11 | 1 टिप्पणियां | WhatsApp पर शेयर करें
  • Intel 386 प्रोसेसर 1985 में पहली 32-बिट x86 चिप के रूप में लॉन्च किया गया।
  • Lumafield के 3D CT स्कैन के परिणाम में सिरेमिक पैकेज के भीतर 6 जटिल वायरिंग लेयर और लगभग न दिखने वाली साइड मेटल कॉन्टैक्ट वायर छिपी होने की खोज हुई।
  • I/O और लॉजिक सर्किट के लिए दो स्वतंत्र पावर नेटवर्क स्ट्रक्चर लागू कर चिप की स्थिरता बढ़ाई गई।
  • निर्माण के दौरान सभी पिनों को गोल्ड प्लेटिंग देने के लिए बाहरी हिस्से से जुड़े छोटे साइड वायर का उपयोग किया जाता है।
  • 386 पैकेज की जटिलता को आज के प्रोसेसर पैकेजों की तुलना में भी महत्वपूर्ण तकनीकी प्रगति माना जाता है।

386 प्रोसेसर सिरेमिक पैकेज की आंतरिक संरचना का विश्लेषण

386 प्रोसेसर का परिचय और बाहरी रूप

  • 1985 में Intel द्वारा लॉन्च किया गया 386 प्रोसेसर x86 लाइन का पहला 32-बिट चिप था।
  • चिप 132 गोल्ड-प्लेटेड पिनों के साथ नीचे की तरफ निकले हुए एक चौकोर सिरेमिक पैकेज में रखी गई है।
  • यह बाहरी तौर पर सरल दिखता है, लेकिन अंदर अपेक्षा से कहीं ज्यादा जटिल संरचना मौजूद है।

CT स्कैन द्वारा आंतरिक संरचना की खोज

  • Lumafield द्वारा किए गए 3D CT स्कैन से पता चला कि सिरेमिक पैकेज के अंदर 6 जटिल वायरिंग लेयर मौजूद हैं।
  • चिप के अंदरूनी भाग में पैकेज के किनारे से जुड़े लगभग अदृश्य मेटल वायर छिपे हुए हैं।
  • I/O और CPU लॉजिक सर्किट के लिए अलग पावर तथा ग्राउंड नेटवर्क अंदर मौजूद हैं।

सिरेमिक पैकेज, पैड और वायरिंग

  • 386 पैकेज में डाई के आसपास 2-टियर (2-tier) मेटल कॉन्टैक्ट लगे हैं।
  • बॉन्ड वायर का व्यास लगभग 35 μm है, यानी बाल से भी पतला।
  • डाई-पैड-पिन-मदरबोर्ड के बीच सिग्नल और पावर बॉन्ड वायर के जरिए स्तरानुसार जुड़े हैं।
  • अंदर का हिस्सा सिरेमिक मैटेरियल के 6-लेयर PCB जैसा दिखता है।

सिरेमिक निर्माण और इलेक्ट्रोड संरचना

  • निर्माण एक लचीली सिरेमिक ग्रीन शीट (एडहेसिव मिश्रण) से शुरू होता है, फिर यह via-hole कटिंग और वायर निर्माण से गुजरता है।
  • कई शीटों को स्टैक किया जाता है और उच्च तापमान पर सिन्टर करके मजबूत स्ट्रक्चर बनाया जाता है।
  • पिन और आंतरिक कॉन्टैक्ट को गोल्ड-प्लेटिंग के बाद गोल्ड बॉन्ड वायर से डाई से जोड़ा जाता है, तथा मेटल कैप को सोल्डर कर फिनिश किया जाता है।
  • टेस्ट और लेबलिंग चरण के बाद पैकेज शिप किया जाता है।

वायरिंग लेयर (सिग्नल लेयर/पावर लेयर) की संरचना

  • सिग्नल लेयर: पैकेज के शेल्फ़ पैड और पिन को मेटल ट्रेस जोड़ते हैं, और बॉन्ड वायर के जरिये डाई से कनेक्ट करते हैं।
  • पावर लेयर: एक सिंगल कंडक्टिव प्लेन में कई via holes और पिन-विया शामिल हैं।
  • पावर लेयर और सिग्नल लेयर के बीच कई प्रकार के via connections मौजूद हैं, जो वायरिंग का लेयर्ड इंटरफेस बनाते हैं।

प्लेटिंग के लिए साइड वायर (Electroplating Contacts)

  • निर्माण के दौरान सभी पिनों को कैथोड बनाकर गोल्ड प्लेटिंग करने के लिए, हर पिन को छोटे वायर द्वारा अलग-अलग पैकेज के साइड तक बढ़ाया जाता है।
  • यह वायर पैकेज के किनारे के पास मुश्किल से दिखता है, और CT स्कैन के कारण अंदर की कनेक्टिविटी संरचना को दृश्य रूप से देखा जा सका।

पावर नेटवर्क की डुप्लिकेटिंग

  • 386 के 20 पिन (Vcc) और 21 पिन (Vss) क्रमशः +5V पावर और ग्राउंड से जुड़े हैं।
  • I/O और लॉजिक सर्किट के पावर/ग्राउंड को अलग करके सुनिश्चित किया गया कि I/O ऑपरेशन के दौरान वोल्टेज फ्लक्टुएशन लॉजिक सर्किट में न घुसे।
  • मदरबोर्ड पर एक ही पावर लाइन उपयोग होती है, लेकिन decoupling capacitor वोल्टेज स्पाइक को दबाकर लॉजिक सर्किट की स्थिरता बनाए रखते हैं।

No Connect (NC) पिन का उपयोग

  • 386 पैकेज में 8 NC (Not Connected) पिन मौजूद हैं।
  • डाई पर कनेक्टिविटी पैड मौजूद हैं, लेकिन कुछ में वास्तव में बॉन्ड वायर नहीं होता।
  • ये NC पैड टेस्ट के दौरान आंतरिक सिग्नल तक पहुँचने के लिए इस्तेमाल किए जा सकते हैं।
  • इनमें से एक NC पिन वास्तव में कनेक्टेड पाया गया, जिससे उस पिन के जरिए असामान्य सिग्नल ऑब्ज़र्वेशन संभव हो सकता है।

डाई के अंदर पैड का पिन मैपिंग

  • पारंपरिक DIP संरचना की तुलना में PGA (Pin Grid Array) में पिन-पैड मैपिंग अस्पष्ट रहती है।
  • CT डेटा एनालिसिस से डाई के प्रत्येक पैड और बाहरी पिन के बीच कनेक्शन का ट्रैक किया गया।
  • यह जानकारी पहले सार्वजनिक रूप से लगभग उपलब्ध नहीं थी।

Intel पैकेजिंग का इतिहास और बदलाव

  • शुरुआती Intel प्रोसेसरों में पिन लिमिट और छोटे पैकेज के कारण परफॉर्मेंस पर सीमाएँ थीं।
  • 386 से, 132-पिन सिरेमिक पैकेज के जरिए scalability, performance और thermal performance में सुधार किया गया।
  • लेकिन जब सिरेमिक पैकेज की कीमत डाई की कीमत से ऊपर चली गई, तो सस्ता और बड़े पैमाने पर निर्माण में आसान प्लास्टिक पैकेज (PQFP) वर्जन भी लॉन्च किया गया।
  • आज के प्रोसेसरों में 2049 सोल्डर बॉल (BGA) या 7529 कॉन्टैक्ट (LGA) जैसी बड़ी काउंट के साथ कनेक्शन बहुत बढ़ गए हैं।

निष्कर्ष

  • 386 पैकेज देखने में सरल लगता है, लेकिन इसमें इलेक्ट्रोप्लेटेड कॉन्टैक्ट, 6-लेयर वायरिंग, ड्यूल पावर नेटवर्क जैसी काफी जटिल तकनीक लागू है।
  • आधुनिक प्रोसेसर पैकेजों के अंदर इससे भी अधिक छिपी हुई संरचनाएँ और तकनीकी रहस्य मौजूद हैं।

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1 टिप्पणियां

 
GN⁺ 2025-08-11
Hacker News टिप्पणी

  • पुराने दिनों की याद आ गई; मैंने CAD, FEA और experimental tests से पैकेज के thermal-mechanical cyclic fatigue behavior का analysis किया था, और अधिकांश मामलों में यह बड़ा issue नहीं निकला। फिर भी, किसी म्यूज़ियम सेटअप में पुराने PC को हर दिन power on/off करने की मैं सलाह नहीं दूँगा।

    • मुझे पता नहीं कि VLSI में survivability/durability testing कैसे की जाती है; प्रयोगात्मक टेस्ट किस तरीके से किया गया था, यह जानना चाहता हूँ—जैसे Pentium 5 era के Xeon (Jayhawk) में sample कैसे बनाया गया, और Intel ने thermal समस्या को कैसे notice किया।
    • मेरे हिसाब से पूरा PC 24/7 चलाने की बजाय, कूलर की जगह चिप की सतह को एक नियंत्रित ताप पर गरम रखने वाला temperature controller शायद खर्च के हिसाब से बेहतर विकल्प हो सकता है।

  • मैंने यह पोस्ट CT scanning को लेकर जिज्ञासा के कारण लिखी थी :-)

    • यह CT scan पर चर्चा नहीं है, सीधे चिप पर सवाल है। लगता है कि bond wires बाहर हवा के संपर्क में हैं; अगर गिर जाएँ तो शायद हिलकर short बना दें। इसलिए पूछा—ध्यान दिलाने के लिए धन्यवाद।
    • सच में जिज्ञासा से पूछ रहा हूँ: मेरे रूसी क्षेत्र में उस वेबसाइट तक access नहीं हो पा रहा है। क्या यह block है या सिर्फ मेरी ISP समस्या? कोई शायद मेरी Intel legacy CPU studies में दखल दे रहा है। काम के प्रति जोश है।
    • मैं medical field में CT पढ़ने वाला छात्र हूँ। कौन-से kVp/mAs values इस्तेमाल हुए होंगे, और medical CT में बार-बार दिखने वाले artifacts को कैसे avoid करते हैं?
    • जो pins जुड़े हुए दिख रहे हैं, क्या शायद जानबूझकर disconnect किए गए हैं? यानी निर्माण के समय पहले जुड़े हों और बाद में किसी signal पर कट किए गए हों—ऐसा अनुमान है।
    • क्या इस प्रक्रिया में CPU destroy हुआ, या इस sample को फिर से reassemble किया गया था?

  • kens - शायद pin arrangement इसलिए चुना गया कि motherboard पर trace routing आसान हो; क्या वास्तव में ऐसा ही था?

  • किसी ने hybrid packaging के बारे में info share की, अच्छा लगा। ऐसा सामान्य background ज्ञान नए engineers के लिए बहुत मददगार होता है। यह wiring पहले के military hybrid से कम complex है; 6-layer होने पर भी सिर्फ एक monolithic है।

  • करीब 1989 में एक computer expo गया था। मेरे पिता ने मुझे 386 DX 25MHz, 4MB RAM और 40MB HDD वाला PC दिया। मेरे पास पहले वाला Tandy 286 16MHz उसकी तुलना में बहुत पिछड़ा था, इसलिए यह बड़ा upgrade लगा। 25MHz मॉडल तब कुछ हद तक famous था, और 33MHz मॉडल तो सच में धमाल था—बस बहुत महँगा। वो expo बड़ा मज़ेदार था।

    • 1989 के हिसाब से भी ये बहुत तेज़ spec था। मैंने शुरुआत के 90s में पहली बार 50MHz और 8MB RAM वाला Gateway देखा। सिर्फ MS Paint और MS Word से मैं अपने भाई/बहन के साथ chat और drawing बनाकर बहुत मज़ा करता था; फिर MS DOS और QBasic सीखकर आज यहाँ Hacker News पर comment कर रहा हूँ।
    • मेरा पहला PC भी पापा ने 1991 में AMD 386DX40 पर लिया था, और उससे एक साल पहले दिए गए Spectrum +3 की यादें भी बहुत अच्छी हैं।

  • 16-pin पर अड़े रहने और ज्यादा pins लेने से बचने की पुरानी कहानी सच में impressive है। बाद में सफल कंपनियाँ भी हमेशा सही निर्णय नहीं लेतीं—कुछ अटपटी और हानिकारक assumptions थे, लेकिन अंत में practicality ने जीत हासिल की।

    • उस समय अमेरिका में packaging सच में बहुत महँगा था। Asianometry वीडियो में एक जापानी entrepreneur की याद है जो 70s में Texas गया था और lead frame की बहुत अधिक कीमत देखकर production Japan में करके बाहर भेजने का केस बताता है। अफ़सोस, वह specific episode अभी फिर नहीं मिल रहा है।

  • अगर “Signals” layer 2 की CT image को “Intel Inside” लोगो बैकग्राउंड पर रखा होता, तो उस दौर का aesthetic और अच्छी तरह दिखता। kens के ऐसे काम में जब abstract सवालों का पीछा करते हैं और बीच में कोई खूबसूरत structure दिख जाए, उससे बड़ा मज़ा नहीं—काम के लिए धन्यवाद।

  • मेरे हिसाब से यह पुराना ceramic package chip design aesthetics की peak है।

  • 386 में “NC” (No Connect) लिखे 8 pins को Cyrix 486DLC ने 7 pins में use किया—यह दिलचस्प है। A20M#(F13): यदि motherboard समर्थन दे तो पूरी RAM को L1 cache में map किया जा सकता है, शुरुआत के 64KB को exclude करना अनिवार्य नहीं। FLUSH#(E13): motherboard support दे तो बिना कोई hack किए L1 flush के लिए काम आता; पहले BARB mode वाला hack smart लगता था, लेकिन जब सभी ने Sound Blaster के साथ DMA चलाना शुरू किया, गेमिंग में cache लगातार invalid होता रहा। RPLSET(C6), RPLVAl(C7): L1 cache स्थिति देखने/डिबग करने के लिए। SUSP#(A4), SUSPA#(B4): suspend समर्थन; INT/NMI से wake-up, laptops के लिए अच्छा। सबसे दिलचस्प यह कि No Connect में से एक (B12) पर वास्तव में bond wire जुड़ा है, और Cyrix ने इसे KEN# input (L1 cache enable) के लिए इस्तेमाल किया। Intel CPU का वही अकेला वास्तविक आउटपुट NC pin Cyrix में cache-enable के लिए Low drive करने हेतु ड्राइव किया गया था।

  • A0, A1 address pins कहाँ हैं, यह जानना चाहता हूँ।

    • 386 एक 32-bit processor था जो 32-bit words को address करता था, इसलिए A0 और A1 की जरूरत नहीं थी। 1-byte या 16-bit word पढ़ने/लिखने के लिए चार Byte Enable pins (BE0#~BE3#) transmit होने वाले bytes बताते हैं। लेकिन यह structure भी बहुत साफ नहीं था: अगर data bus का lower 16-bit unused हो, तो upper 16-bit को नीचे replicate कर देते थे ताकि 16-bit bus अधिक efficient तरीके से काम कर सके।