IBM ने 1nm से छोटे 0.7nm चिप टेक्नोलॉजी का खुलासा किया
(newsroom.ibm.com)- सेमीकंडक्टर उद्योग पारंपरिक scaling की भौतिक सीमाओं के करीब पहुंच रहा है, और इसी बीच IBM ने 0.7nm·7 आंग्स्ट्रॉम नोड आधारित दुनिया की पहली 1nm से छोटी चिप टेक्नोलॉजी पेश की
- नाखून के आकार की चिप में करीब 100 अरब transistors इंटीग्रेट किए गए हैं, और इसका लक्ष्य 2021 की IBM 2nm चिप की तुलना में लगभग दोगुनी density हासिल करना है
- मुख्य संरचना nanostack ट्रांजिस्टरों को vertically stack करती है और staggered layout में रखती है, जिससे 3D sequential integration और हर layer के लिए material combination optimization संभव होता है
- जारी किए गए तकनीकी नतीजों के अनुसार, यह IBM 2nm node की तुलना में अधिकतम 50% performance improvement या 70% energy efficiency improvement दे सकती है, और VLSI 2026 रिसर्च में SRAM में 40% scaling भी पुष्टि हुई
- IBM का मानना है कि nanostack का सबसे शुरुआती adoption point 1nm से छोटा node होगा, और तेज़ी से देखें तो अगले 5 वर्षों के भीतर production path तथा कम से कम 10 वर्षों के semiconductor scaling roadmap की उम्मीद है
0.7nm नोड और इंटीग्रेशन density
- IBM ने 25 जून 2026 को दुनिया की पहली 1 नैनोमीटर से छोटी चिप टेक्नोलॉजी का खुलासा किया, और नई transistor architecture 0.7nm या 7 आंग्स्ट्रॉम node के बराबर है
- नई चिप नाखून के आकार के area में लगभग 100 अरब transistors समेटती है
- यह IBM द्वारा 2021 में पेश की गई 2nm चिप की तुलना में लगभग दोगुनी density है
- सेमीकंडक्टर computing, consumer electronics, communication devices, transport systems और critical infrastructure में इस्तेमाल होने वाली बुनियादी टेक्नोलॉजी हैं
- जारी तकनीकी नतीजों के मुताबिक, नई चिप IBM 2nm node चिप की तुलना में अधिकतम 50% अधिक performance या 70% अधिक energy efficiency दे सकती है
- इसके उपयोग क्षेत्रों में generative AI, cloud infrastructure और अगली पीढ़ी के electronic devices शामिल बताए गए हैं
- ये आंकड़े VLSI 2025 के “NanoStack Transistor Architecture for CMOS 7A Node and Beyond” नतीजों पर आधारित हैं
nanostack 3D transistor संरचना
- IBM के शोधकर्ताओं ने नई चिप के लिए nanostack नाम की transistor architecture विकसित की है
- यह संरचना उद्योग की पहली मानी जाने वाली 3D nanosheet-based design है
- इसे IBM द्वारा आविष्कृत मौजूदा अग्रणी architecture nanosheet technology से आगे की संरचना के रूप में पेश किया गया है
- इसमें transistors को vertical रूप से stack किया जाता है और staggered तरीके से रखा जाता है
- 3D sequential integration का उपयोग करके एक चिप में अधिक transistors समेटे जा सकते हैं
- stacked हर layer के भीतर अलग-अलग material combinations इस्तेमाल किए जा सकते हैं
- इससे हर transistor की performance और power efficiency को स्वतंत्र रूप से optimize किया जा सकता है
प्रायोगिक सत्यापन और SRAM scaling
- IBM का कहना है कि nanostack architecture को भौतिक रूप से बनाया जा सकता है और यह वास्तविक computation को support करती है
- प्रायोगिक सत्यापन में निम्न नतीजे शामिल हैं
- CMOS integration में ultra-thin dielectric junction
- dual-channel engineering capabilities का demonstration
- अपेक्षित switching performance के साथ functional CMOS inverter operation
- VLSI 2026 में पेश किए गए नए शोध में पाया गया कि nanostack architecture SRAM में 40% scaling प्रदान करती है
- यह नतीजा “Area and Performance of Staggered-Channel Nanostack SRAM Bitcells” पर आधारित है
- इससे अधिक efficient chip design और उन्नत AI workloads की high-bandwidth data demand को support करने में मदद मिल सकती है
आंग्स्ट्रॉम स्तर scaling और roadmap
- IBM का मानना है कि nanostack संरचना के जरिए logic technology पहली बार 1nm node से नीचे तक बढ़ाई जा सकती है
- इसे अलग-अलग atoms के आकार के करीब पहुंचने वाले आंग्स्ट्रॉम स्तर scaling में प्रगति के रूप में देखा जा रहा है
- transistor nodes अब सटीक physical dimensions की बजाय manufacturing technology generations को दर्शाने के लिए इस्तेमाल होते हैं, लेकिन IBM की 0.7nm technology लगातार scaling की संभावना दिखाती है
- IBM का semiconductor roadmap नई nanostack architecture के आधार पर कम से कम 10 वर्षों की भविष्य scaling का अनुमान लगाता है
शोध सुविधाएं, High NA EUV, उत्पादन परिदृश्य
- IBM और उसके साझेदारों ने न्यूयॉर्क राज्य के Albany स्थित उन्नत semiconductor research facility में यह काम किया
- इस facility में भविष्य में High NA EUV lithography उपकरण लगाए जाने की योजना है
- ASML द्वारा विकसित यह technology ultra-precise circuit printing संभव बनाती है और छोटे व अधिक शक्तिशाली chips के निर्माण को support करती है
- IBM, Lam Research, Tokyo Electron और SCREEN Semiconductor Solutions ने मिलकर नए High NA EUV processes और tools विकसित किए हैं, और पहले से काम करने वाले devices बना चुके हैं
- IBM ने हाल ही में दुनिया की पहली pure quantum foundry Anderon स्थापित करने की योजना भी घोषित की है
- Anderon को IBM से स्वतंत्र कंपनी के रूप में संचालित किया जाएगा
- इसका लक्ष्य IBM की quantum computing और semiconductor expertise का उपयोग करके अमेरिका को दुनिया के अधिकांश quantum wafers के निर्माण में सक्षम बनाना है
- IBM का अनुमान है कि nanostack technology का सबसे शुरुआती adoption point 1nm से छोटा node होगा, और यह संभव है कि अगले 5 वर्षों के भीतर इसका production path बन जाए
1 टिप्पणियां
Hacker News की राय
यह कुछ ऐसा लगता है जैसे “logic technology पहली बार 1nm node के नीचे scale कर सकती है” जैसी बात कहकर, चिप के अंदर की वास्तविक संरचनाओं के आकार से अलग physical dimensions के दावे करते रहने की परंपरा जारी है
असल में जो दिखाया गया है, वह लगभग 5nm feature size से बनी “nanostack architecture” है, और IBM मानो यह कह रहा है कि यह एक काल्पनिक असली sub-1nm chip के बराबर है
उपलब्धि अपने आप में प्रभावशाली है, लेकिन लगता है कि इस इंडस्ट्री में marketers कुछ ज़्यादा ही हैं
silicon में FET की gate length का निचला स्तर लगभग 10~15nm के बीच कहीं है, और मौजूदा CMOS manufacturing process अभी उस सीमा तक नहीं पहुँची है
इससे छोटे transistor बनाने के लिए किसी दूसरे semiconductor material पर जाना पड़ेगा
कई layers की vertical thickness कुछ nm या 1nm से कम हो सकती है, लेकिन circuit density के लिए इसका सीधा महत्व नहीं है
तथाकथित node size vertical dimension नहीं बल्कि horizontal dimension को दर्शाता है, और 1nm के आसपास की vertical dimensions growth rate और time पर निर्भर होने के कारण दशकों पहले भी संभव थीं
इंडस्ट्री को दशकों पहले “size” जैसी अभिव्यक्ति छोड़कर, उदाहरण के लिए प्रति square mm logic gate count जैसी density से CMOS process को व्यक्त करना चाहिए था
लेकिन अगर असली संख्या दे दी जाए, तो यह दावा करना मुश्किल हो जाएगा कि एक कंपनी की “1nm” process दूसरी कंपनी की “2nm” process से बेहतर है, इसलिए marketing को यह पसंद नहीं आएगा
यह 2010~2011 के आसपास के 28nm node और उससे पहले के planar transistor के साथ तुलना की जा सकने वाली density metric है, और “0.7nm” node का मतलब है कि standard planar transistor node को 0.7nm तक घटाने पर जो transistor density मिलती, वही यहाँ है
दुख की बात है, लेकिन अभी semiconductor industry ऐसे ही चलती है
लेकिन वास्तविक feature size 1nm के आसपास नहीं है; लगता है कि यह stacking के जरिए 3D structure से वह density हासिल कर रहा है
हर दावे को कुछ हद तक छानकर ही सुनना चाहिए
साफ़ कर दें, इसका मतलब यह नहीं है कि die पर कोई हिस्सा सचमुच 0.7nm है
इसका मतलब ज़्यादा यह है कि density पिछली node generation से लगभग दोगुनी है, और इंडस्ट्री ने कई साल पहले वास्तविक transistor size और node name को अलग कर देने के बाद भी “nanometer” शब्द इस्तेमाल करते रहने का फैसला कर लिया
Gen Alpha उसी के बाद पैदा हुई, और उसके आसपास Gen Z का कुछ हिस्सा और Gen Beta भी आता है
जानकारी के लिए, इस तकनीक पर 7,000 शब्दों से ज़्यादा की गहरी पोस्ट लिखी गई है
https://morethanmoore.substack.com/p/ibms-announces-07nm-pro...
यह याद रखना चाहिए कि IBM ने GlobalFoundries को अपनी fab और design services division लेने के लिए 1.5 अरब डॉलर दिए थे
GF ने IBM को पैसे नहीं दिए थे; IBM ने fab सौंपने के लिए GF को पैसे दिए थे
https://www.reuters.com/article/technology/ibm-to-pay-global...
अब देखना होगा कि यह कैसे आगे बढ़ता है
सबसे हैरानी की बात यह है कि IBM के पास अब भी किसी तरह silicon research lab है
मुझे लगा था कि अब वह लगभग पूरी तरह consulting company बन चुकी है
कम-से-कम उसका कुछ हिस्सा शायद military use के लिए अमेरिका के भीतर chip manufacturing base बनाए रखने वाले “Trusted Foundry” उद्देश्य के लिए होगा
NYT की रिपोर्ट के मुताबिक, IBM R&D labs चलाता है और वहाँ विकसित तकनीक को उन कंपनियों को license करता है जो असली chips बनाती हैं
यह दुनिया के सबसे बड़े industrial research organizations में से एक है, और लगभग किसी भी कंपनी से ज़्यादा hard science research करती है
एक image में “silicon atoms की 15 rows” लिखा है
यह कितना छोटा हो सकता है, इसकी कोई सीमा है क्या? क्या एक atom पर जाकर अंत हो जाता है?
Moore's law की भी कोई physical या molecular limit है क्या?
सच कहें तो काफ़ी पहले से
transistor के gate को पर्याप्त छोटा और पतला बना देने पर quantum effects हावी होने लगते हैं
electrons gate के अंदर और बाहर बेतरतीब tunnel करने लगते हैं, जिससे transistor तब भी conduct करने लगता है जब उसे नहीं करना चाहिए
मुझे सही संख्या याद नहीं, लेकिन यह atomों की कुछ गिनती जितनी चौड़ाई के स्तर पर होता है
जहाँ तक हमें पता है, इससे बचने का कोई खास तरीका भी नहीं है
इस scale पर electron कोई साधारण physical object नहीं है, इसलिए उसे किसी जगह के volume से बस बाहर नहीं रखा जा सकता
electron wavefunction electron probability cloud के भीतर जहाँ चाहे वहाँ प्रकट हो सकती है, और इसे रोकने के लिए insulating junction को उस probability cloud से ज़्यादा मोटा बनाना पड़ता है
https://en.wikipedia.org/wiki/Landauer%27s_principle
हाँ, कभी-कभार individual atoms को computing elements की तरह इस्तेमाल करना कुछ हद तक plausible है
उसके आगे अगर कोई quark-gluon plasma को processor की तरह design करे? ऐसा कोई Star Trek episode देखना मज़ेदार होगा
ऐसी कल्पना की जा सकती है, लेकिन उस स्तर तक पहुँचना हमारे लिए उतना ही दूर है जितना गुफा में पत्थर ठोकते बंदरों और iPhone बनाने के बीच का फ़ासला है
ऐसी 3D संरचना yield के लिहाज़ से कैसे scale करेगी?
सीधा सोचें तो vertical layers बढ़ाने पर yield पर exponental असर पड़ेगा ऐसा लगता है, इसलिए जिज्ञासा है कि क्या यह निकट भविष्य में व्यावसायिक रूप से संभव होगा
IBM इसे commercialize कैसे करेगा?
क्या fab को license करने के तरीके से?
IBM कई सालों से technology transfer, licensing agreements, support और दूसरे तरीकों से ऐसा काम करता आया है
Rapidus, Samsung, GlobalFoundries, ST, SMIC, AMD आदि ने अलग-अलग समय पर अलग-अलग nodes और products में IBM R&D के नतीजों का इस्तेमाल किया है
cutting-edge semiconductor ecosystem एक-दूसरे में उलझा हुआ बहुत बड़ा ढांचा है, और IBM उसके भीतर काफी गहराई में मौजूद है
अगर आप इस process से product बनाने के लिए ASML equipment खरीदते हैं, तो उसे सच में चलाने लायक knowledge और support के लिए IBM को पैसे देंगे, या revenue का कुछ हिस्सा देंगे, या हालात के मुताबिक कोई और deal करेंगे
पूरे industry के लिए आसपास की technologies में innovation कर पाना IBM के लिए भी बेहतर है
उदाहरण के लिए, अगर कई process technology कंपनियाँ इसे और cost-effective बना दें तो IBM को भी फ़ायदा होगा
यानी license करे या lawsuit करे
IBM ऐसे कमाल के chips बनाता है, यह बात तो बार-बार सुनते हैं, लेकिन असल में IBM chips इस्तेमाल होते कहाँ दिखते हैं?
यह इनका करता क्या है?
उदाहरण के लिए, Costco का पूरा inventory management system IBM i, यानी POWER पर चलता है
स्टोर में जगह-जगह पुराने terminal screens देखे जा सकते हैं
banks भी z और i का बहुत ज़्यादा इस्तेमाल करते हैं
ये systems लगभग हमेशा datacenter के अंदर होते हैं, इसलिए इन्हें सीधे देखने का मौका नहीं मिलता, लेकिन UI और असली record systems के बीच लगभग 50 microservices फँसी होने की वजह से बस पता नहीं चलता—interaction फिर भी होता है
उसके बाद से उस तरह के equipment के साथ काम नहीं किया, इसलिए ताज़ा स्थिति नहीं पता
दो बड़ी समस्याएँ हैं
कई कंपनियाँ ऐसा करती हुई लगती हैं
सिर्फ़ इसलिए कि कोई बात किसी की expertise के बाहर है, वह अपने-आप बकवास नहीं हो जाती